VisualApplets 3.2.1 中的變更與修正問題#
Tcl（Expert 功能）#
- 指令碼命令
CopySelected和CutSelected未將任何內容複製到剪貼簿。此問題已修正。(9595) - 現在可以在所有情況下從 Tcl 視窗複製文字。在早期版本中，當選取 operator 或 link 時，複製功能無法運作。此問題已修正。(9455)
模擬 RamLU#
- 在早期版本中，模擬 operator RamLUT 時發生了記憶體流失。模擬期間的這個記憶體流失問題已獲得修正。(9635)
模擬 Blob_Analysis_2D#
- 特定的影像內容會在模擬期間導致當機。此問題已修正。(9642)
模擬 RemovePixel#
- Operator RemovePixel 在模擬期間可能會導致 VisualApplets 當機。此問題已修正。(6707)
模擬 ImageTimingGenerator#
- 在 0D 或 1D 模式下進行模擬時，Operator ImageTimingGenerator 可能會導致 VisualApplets 崩潰。此問題現已修復。(9633)
模擬 PixelToSignal#
- 在模擬期間使用 PixelToSignal 模組的設計中，當啟用了資料流同步模擬（預設）時，某些情況下可能會發生處理提前終止的情況。此問題現已修復。(9622)
模擬 PixelToImage#
- 在模擬期間使用 PixelToImage 模組的設計中，當啟用了資料流同步模擬（預設）時，某些情況下可能會發生處理提前終止的情況。此問題現已修復。(9622)
- PixelToImage 現在使用一個簡單的模擬模型，在連接埠 Sample 處為每個送達的像素發送一個零像素。
Operator#
ImageFifo#
- Operator
ImageFifo現在會偵測給定的參數設定是否會超出可用的 FPGA memory 資源。該運算子現在會觸發相應的錯誤訊息。(8875)
JPEG_Encoder#
- JPEG_Encoder 運算子現在也可用於不可終止的來源。在這種情況下，一個新參數
InfiniteSource且已實作溢位管理功能。若要搭配無法停止的來源使用此運算子，您必須設定參數 InfiniteSource 設定為 Enabled.
其他#
針對新平台的設計轉換#
- 在某些情況下，將設計轉換至不同平台會失敗，導致設計檔案受損。此問題已修正。(9626)
VCL/VCLx 平台：時脈管理配置條件約束#
- VCL/VCLx 平台上的 CameraLink 介面缺少時脈管理放置條件約束。在大多數設計中，由於對應的 I/O 接腳位置，Vivado 仍將相關的時脈管理器放置在正確的位置。然而，在未知情況下，Vivado 可能會建立非法的放置，導致 Place & Route 建置步驟發生錯誤。CameraLink 時脈管理器的放置現已修正，因此此問題將不再發生。(9648)
SDK Generator#
- 對於 64 bit 整數欄位參數的寫入與讀取，先前未產生適當的程式碼。此問題已修正。(9653)
設定的 FPGA Clock Frequency可見性#
- 當前 FPGA 時脈設定（針對 mE5 設計）的可見性已獲得改善。此外，當時脈頻率設為非常高 的數值時會出現警告訊息，因為提高時脈頻率可能會導致建置流程失敗，原因是無法滿足時脈條件約束。高時脈設定的建置流程是否成功，很大程度上取決於 VisualApplets 設計的內容。(8513)\
將 DRC 記錄檔與建置記錄檔儲存至檔案#
- 您可以將「DRC Log」與「Build Log」窗格的內容儲存至 *.txt 檔案。此功能先前無法正常運作，現已修正。(9404)
立即更新開啟的 Properties 對話方塊#
- 當變更 HBox 模組的參考參數時：只要您按一下對應屬性對話方塊中的 Apply 按鈕，所有開啟的運算子屬性對話方塊都會更新。(9646)
中繼資料參數中的空白參數值#
- 在後設資料參數中，現在允許空白的參數值。系統將不會顯示警告。(4882)
RGB2HSI 運算子 - 文件#
- 運算子 RGB2HSI 的說明文件現在正確指出了該運算子實際執行的色彩空間轉換：該運算子實作的是 RGB 轉 HSL（色相 飽和度 亮度）色彩空間轉換，而不是 RGB 轉 HSI（色相 飽和度 強度）或 RGB 轉 HSV（色相 飽和度 明度）。
當機回報工具#
- 已新增回報 VisualApplets 當機的機制。(8892)