VisualApplets 3.8.0 版本中的已知問題#
一般資訊#
| 摘要： | 對於 mE5 平台與 imaFlex 平台，資源估算值可能過低 |
|---|---|
| 說明： | 對於 mE5 和 imaFlex 平台，某些運算子（即 Blob 進行明確的生命週期管理即呼叫 Histogram）的資源估算可能會低估所使用的區塊 RAM 數量。根據模組組態而定，區塊 RAM 資源的實際使用量可能會高出 50% 以上。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | 297790 |
| 摘要： | 將設計轉換至不同的硬體平台時，硬體相關的運算子庫可能無法使用 |
|---|---|
| 說明： | 將 VisualApplets 設計轉換為不同的硬體平台時，在某些情況下可能無法使用目標平台的硬體相依運算子程式庫。 |
| 因應措施： | 若要解決此問題，請重新啟動 VisualApplets。 |
| 工單 ID： | – |
| 摘要： | *.va 檔案名稱僅支援 ASCII 字元 |
|---|---|
| 說明： | 命名 *.va 檔案時，只能使用基於 ASCII 字元的字型；這表示檔案名稱不支援例如亞洲字型、斯拉夫語字型、希臘語字型或阿拉伯語字型。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | – |
| 摘要： | CXP 的 SDK：SISO_GenICam 庫的存取必須由使用者進行程式設計 |
|---|---|
| 說明： | CXP 的 SDK：對 SISO_GenICam 程式庫的存取不會自動產生，必須由使用者進行程式設計。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | – |
| 摘要： | 提高 FPGA 設計時脈頻率可能會導致建置緩慢 |
|---|---|
| 說明： | 提高 FPGA 設計時脈頻率可能會導致建置流程非常耗時，甚至因無法滿足時序限制而失敗。這很大程度上取決於 VisualApplets 設計的內容。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | 8513 |
| 摘要： | imaFlex 平台上的自訂運算子不支援記憶體介面寫入標誌 |
|---|---|
| 說明： | 在 imaFlex 平台上，自訂運算子的記憶體介面不支援寫入標誌。記憶體介面的連接埠 ivMemWrFlag 進行明確的生命週期管理即呼叫 iMemWrFlagValid 總是設定為零。 |
| 因應措施： | 實作一種無需寫入標誌的記憶體存取機制。 |
| 工單 ID： | 361865 |
設計規則檢查 (DRC)#
| 摘要： | 當階層式方塊中的 M 型運算子直接連接到輸入連接埠時發生設計規則檢查錯誤 |
|---|---|
| 說明： | 如果您使用階層式方塊，在某些特定情況下，Design Rules Check 可能會出現以下錯誤訊息：「運算子 ABC（階層式方塊）的輸入 XYZ 必須連接到 O 型運算子，例如 NOP。」原因是因為放置在階層式方塊內的某些 M 型運算子無法直接連接到階層式方塊的輸入連接埠。這僅適用於某些特定的 M 型運算子。 |
| 因應措施： | 您可以透過在階層式方塊的輸入連接埠與 M 型運算子的輸入連接埠之間放置 NOP 運算子，來解決此問題（在階層式方塊內）。 |
| 工單 ID： | – |
| 摘要： | 使用逐行 1D 模擬模式時發生設計規則檢查錯誤 |
|---|---|
| 說明： | 對於在舊版 VisualApplets 中通過設計規則檢查 (Design Rules Check) 的某些設計，可能會回報有關最大影像高度的連結錯誤。特別是，當涉及 1D 處理且啟用新的逐行模擬模式（預設）時，可能會發生這種情況。原因在於，在逐行模式下，某些運算子將輸入連結的最大影像高度傳播到輸出連結的方式與以前不同。 |
| 因應措施： | 您可以透過切換回舊版模擬模式或新增用於調整最大影像高度數值的 SetDimension 模組來解決此問題。 |
| 工單 ID： | – |
Simulation#
| 摘要： | 使用逐行 1D 模擬模式時運作時間增加 |
|---|---|
| 說明： | 對於某些設計，模擬的運作時間可能會比舊版 VisualApplets 長得多。特別是在涉及 1D 處理、啟用新的逐行模擬模式（預設）且設計包含許多模擬探針時，可能會發生這種情況。 |
| 因應措施： | 您可以透過切換回舊版模擬模式或減少模擬探針的數量來解決此問題。 |
| 工單 ID： | – |
| 摘要： | 大影像不會顯示在模擬探針中 |
|---|---|
| 說明： | 當模擬探針包含非常大的影像時，由於記憶體限制，VisualApplets 可能無法正確顯示這些影像。在這種情況下，會顯示灰色影像（即所有像素的數值均為 205 (0xCD)）。 |
| 因應措施： | 請使用較小的影像進行模擬。 |
| 工單 ID： | 6822 |
| 摘要： | 模擬僅支援小於 2 GB 的影像 |
|---|---|
| 說明： | 在模擬期間，任何影像的內部緩衝區大小均限制為 2 GB。對於大於 2 GB 的影像模擬，模擬將會停止並顯示錯誤訊息。 |
| 因應措施： | 請使用小於 2 GB 的影像進行模擬。 |
| 工單 ID： | 240989 |
| 摘要： | 載入到模擬探針檢視器 (Simulation Probe Viewer) 中的 RGB 影像可能會被儲存為單色影像 (8 位元) |
|---|---|
| 說明： | 在模擬探針檢視器中，跨色彩頻道包含相同值的 RGB 影像會被儲存為單色影像（即 8 位元影像），而不是 24 位元影像。 |
| 因應措施： | 如果您想要保留通道，請以 BMP 檔案格式儲存您的影像。 |
| 工單 ID： | 266977 |
Xilinx#
| 摘要： | 若使用 Vivado 2026.1 之前的版本建置 imaFlex 設計，可能會在「最佳化」步驟中失敗 |
|---|---|
| 說明： | 偶爾，使用低於 2026.1 版的 Vivado 建置 imaFlex 設計時，會在「最佳化」步驟中發生失敗。此問題可透過重新執行建置程序來解決。 |
| 因應措施： | 請使用 Vivado 2026.1 版本進行設計建置。此版本需要已購買的Vivado Design Suite 授權。或者，您可以重新執行建置程序。請盡可能將建置目錄的路徑設定得盡可能短。您可以在「系統設定」對話方塊的「全域建置」類別 >「設定建置小程式的路徑」中，明確設定建置目錄。 |
| 工單 ID： | 341870 |
| 摘要： | Xilinx ISE 建置工具鏈不支援 Windows 11 |
|---|---|
| 說明： | Xilinx ISE 建置工具鏈不支援 Windows 11。因此，使用 Xilinx ISE 無法建置 VisualApplets 設計。 |
| 因應措施： | 請使用 Vivado 的「Xilinx 」來建置小程式（Vivado 支援Windows 11）。有關 Vivado 支援哪些平台，請參閱「系統需求」主題。 在這篇論壇討論中，您可以找到一些技巧，說明如何在Windows 11 環境下安裝 ISE，儘管官方並未正式支援此操作。 |
| 工單 ID： | 236990 |
| 摘要： | VisualApplets 禁止使用 Vivado 2025.1 和 2025.2 為 imaFlex CXP-12 平台進行建構設計 |
|---|---|
| 說明： | VisualApplets 不支援使用 Vivado 2025.1 及 2025.2 版本為 imaFlex CXP-12 平台建立設計，因為使用這些版本所建立的設計無法正常運作。 |
| 因應措施： | 請使用 Vivado 2023.2 至 2024.2 版本，或 2026.1 及更高版本來建置所有 imaFlex CXP-12 平台。唯一例外的是imaFlex 2 Dual 100 平台：針對此平台的設計必須使用 Vivado 2025.2 或更高版本進行建置。Vivado 2026.1 或更高版本需要購買Vivado Design Suite 授權。 |
| 工單 ID： | 341684 / 348084 |
| 摘要： | 無法使用某些 Xilinx Vivado 版本為 mE 5 marathon VCL 和 mE 5 marathon VCLx 平臺建立 applet |
|---|---|
| 說明： | 無法使用 2020.2 與 2021.1 之間的 Vivado 版本為 microEnable 5 marathon VCL 和 microEnable 5 marathon VCLx 平臺建立 applet。 |
| 因應措施： | 此問題已在 Xilinx Vivado 2021.2 版本中修正。因此，為避免此問題，請使用 Vivado 2021.2 或更高版本。 |
| 工單 ID： | 217879 |
| 摘要： | 建置 Applet 時發生 Xilinx Vivado 警告 |
|---|---|
| 說明： | 當您使用 Xilinx Vivado 工具建立 applet 時，可能會收到嚴重警告（在 LinkDesign 建立步驟期間）。這些警告是由 Xilinx 工具鏈中的問題所引起的。Xilinx 已知悉此問題，且正在修復中。例如： |
| 因應措施： | 請忽略這些警告。此問題對於在 VisualApplets 中建立的設計並不嚴重。 |
| 工單 ID： | – |
Library Blob#
Blob_Analysis_1D 運算子#
| 摘要： | 「Blob_Analysis_1D」運算子將「物件大小超過最大值」標記設為「非預期」 |
|---|---|
| 說明： | 如果物件因超過所定義的最大大小而被截斷 max_object_height_bits 參數，對應的 object size exceeds maximum 旗標設定在截斷的物件中，而未設定在前面的物件中。 |
| 因應措施： | 請改用新的 BlobDetector1D 運算子。此問題已在新運算子中解決。 |
| 工單 ID： | 9685 |
| 摘要： | 「Blob_Analysis_1D」運算子不會設定標籤溢出標誌 |
|---|---|
| 說明： | 當 label overflow 指示所有標籤皆在使用中且目前的物件無法被標記的旗標，絕不會被設定。 |
| 因應措施： | 請改用新的 BlobDetector1D 運算子。此問題已在新運算子中解決。 |
| 工單 ID： | 9691 |
| 摘要： | 「Blob_Analysis_1D」運算子允許每行標籤數量比定義值少 20 個 |
|---|---|
| 說明： | 可用標籤的數量，如 Label_bits 參數減少了 20 個標籤。例如，如果 Label_bits 設為 5，則只有 12 個 (2^5 - 20) 標籤可用，而不是預期的 32 個 (2^5)。 |
| 因應措施： | 請改用新的 BlobDetector1D 運算子。此問題已在新運算子中解決。 |
| 工單 ID： | 9688 |
| 摘要： | Blob_Analysis_1D 運算子的模擬結果與硬體行為不一致 |
|---|---|
| 說明： | 硬體和軟體中的物件特徵輸出順序可能會有所不同。這是因為硬體輸出取決於無法在 VisualApplets 中模擬的資料時序。此外，FlushI 輸入相對於影像資料輸入是非同步的，因此可能無法以真實的方式模擬完整的輸出影格。 |
| 因應措施： | 請改用新的 BlobDetector1D 運算子。此問題已在新運算子中解決。 |
| 工單 ID： | 7709 |
Library Color#
| 摘要： | 某些色彩轉換無法如預期運作 |
|---|---|
| 說明： | 的算子 彩色 庫應謹慎使用：某些色彩轉換的運作方式可能不符合使用者的預期：
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| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | – |
ColorTransform 運算子#
| 摘要： | 負轉換係數的限制 |
|---|---|
| 說明： | 當 ColorTransform 算子僅在輸入格式為有號數（signed）或係數為靜態的情況下，才支援負轉換係數。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | 251344 |
BAYER5x5Linear 運算子#
| 摘要： | VisualApplets 中針對 BAYER5x5Linear 的資源估算值，與以下中的估算值有所不同：Xilinx |
|---|---|
| 說明： | BAYER5x5Linear：在某些情況下，VisualApplets 中此運算子的資源估算（在 FPGA Resource Usage 對話方塊中）可能與 Place & Route 之後 Xilinx 工具所顯示的估算不同。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | 6426 |
Library Compression#
JPEG_Encoder 運算子#
| 摘要： | JPEG_Encoder 運算子的輸出傳輸會比實際的影像資料傳輸更早開始 |
|---|---|
| 說明： | 操作器：為了優化其影像吞吐率（頻寬），操作器會在啟用標頭生成功能後立即輸出標頭——即使影像資料尚未抵達操作器的輸入端。如此一來，由於標頭是預先傳輸的，因此標頭資料的傳輸不會中斷影像資料的傳輸。 此做法的缺點在於，操作器的輸出傳輸會比實際的影像資料傳輸更早開始。這在特定情況下可能會造成困擾： 如果您正在使用 SourceSelector 運算子直接在 JPEG_Encoder: SourceSelector 運算子一旦取得標頭資料，就會將部分處理過的畫面註冊為已處理畫面。因此，如果 SourceSelector 切換為從以下來源取得影像資料 JPEG_Encoder, SourceSelector 無法切換至任何其他來源，因為它總是偵測到未完成的幀。此外，當啟用標頭產生功能時，且 SourceSelector 從另一個來源切換至 JPEG_Encoder 通道時，第一張影像將會遺失。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | – |
Library Filter#
FIRKernelNxM 運算子#
| 摘要： | FIRKernelNxM 運算子可能會導致處理錯誤 |
|---|---|
| 說明： | 當 FIRKernelNxM 若運算子發生處理錯誤的情況 EdgeHandling 參數設定為常數，欄數 > 2*Parallelism，核心欄數為偶數，且 Parallelism > 1。可以在影像的左邊界監控此錯誤，其中在畫面內的核心位置使用了錯誤的像素資料。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | 2939 |
程式庫硬體平台#
觸發運算子#
| 摘要： | Trigger Operators May Cause Spikes at the Trigger Output Line |
|---|---|
| 說明： | 將 applet 載入擷取卡期間的初始化階段，觸發運算子可能會在觸發輸出端產生突波。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | – |
ImageBufferMultiRoiDyn 運算子#
| 摘要： | Timing Errors with Small Images |
|---|---|
| 說明： | 當 ImageBufferMultiRoiDyn operator may cause timing errors in case of very small input images. |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | – |
Library Memory#
| 摘要： | 使用 URAM 的運算子可能無法滿足時序要求 |
|---|---|
| 說明： | 當某個模組的 ImageFifo, LineMemory, FrameMemory，或 LUT 若運算子使用了多個 UltraRAM (URAM) FPGA 資源，在建置小程式時，設計可能無法滿足時序要求。例如，當運算子將 URAM 資源級聯以建立深緩衝區時，便可能發生這種情況。 |
| 因應措施： | 沒有可用的因應措施。 |
| 工單 ID： | 364659 |
CoefficientBuffer 運算子#
| 摘要： | 在模擬中產生 48 位元 RGB 影像時，CoefficientBuffer 運算子無法載入 24 位元 RGB 影像 |
|---|---|
| 說明： | 當您使用 CoefficientBuffer 此運算子用於產生 48 位元 RGB 影像，因此您無法在模擬中載入 24 位元 RGB 影像來初始化該運算子。此外，執行時也不支援將 24 位元 RGB 映射至 48 位元 RGB。 |
| 因應措施： | 設定該的輸出連結 CoefficientBuffer 運算子轉換為單色格式。將影像資料轉換為單色，以便該資料能載入至 CoefficientBuffer 模組。接著將該模組的輸出轉換為 CoefficientBuffer 運算子轉換為 RGB48。 |
| 工單 ID： | 215233 |