已知問題：VisualApplets 版本 3.0.6#

在安裝有 Vivado 2017.2 或 Vivado 2017.3 的電腦上進行 Windows 10 Fall Creators 更新（版本 1709）

如果您在已安裝 Xilinx Vivado 2017.2 或 2017.3 版本的電腦上安裝 Windows 10 Fall Creators 更新（版本 1709），則 Xilinx Vivado 之後可能無法正常運作。因此，您可能無法建置使用 VisualApplets 建立的設計。 |

請遵循 Xilinx 支援提供的因應措施，讓您的 Xilinx Vivado 2017.2 或 2017.3 安裝恢復正常運作。（請參閱 https://www.xilinx.com/support/answers/69908.html）。

在程式目錄中以非特定使用者方式安裝 VisualApplets（Windows）會導致存取問題。

當您使用 Xilinx Vivado Tools 建置 applet 時，可能會收到嚴重警告（在建置步驟 LinkDesign 中）。這些警告是由 Xilinx 工具鏈中的問題所引起的。Xilinx 已知悉此問題，目前正在修復中。然而，由於此問題對於在 VisualApplets 中建立的設計**並不嚴重**，因此可以忽略這些警告。例如：

CRITICAL WARNING: [Shape Builder 18-137] Cannot obey LUTNM/HLUTNM constraint
for instances …/PART1174 and …/PART1175. Illegal to place instance
…/PART1174 on site SLICE_X2Y0. The location site type does not match the
instance type. Instance …/PART1174 belongs to a shape with reference instance
…/PART1175. Shape elements have relative placement respect to each other.
The invalid location might results from a constraint on any of the instance
in the shape..

目錄與檔案名稱：在為目錄和檔案命名時，僅能使用基於 ASCII 字元的字型；這表示，例如亞洲、西里爾、希臘或阿拉伯字型，均不支援用於目錄和檔案名稱。
針對 microEnable 5 marathon 和 LightBridge擷取卡的設計中的頻寬對話方塊：針對記憶體型運算子顯示的值並不準確。記憶體運算子的實際資料傳輸量可能會有所不同，因為頻寬分析未將 marathon 和 LightBridge 擷取卡中實作的共用 RAM 概念納入考量。如果某個運算子與其他運算子共用 RAM，頻寬分析將無法偵測到此情況，因此不會反映在顯示的數值中。
只有最先啟動的 VisualApplets 執行個體才能儲存其組態。所有稍後啟動的 VisualApplets 執行個體都只有暫時組態，當關閉執行個體時該組態將被捨棄。這涉及例如建置設定、程式庫設定、系統設定、一般 VisualApplets 設定。
階層式方塊 (Hierarchical Boxes)：如果您使用階層式方塊，在某些特定情況下，設計規則檢查 (Design Rule Check) 可能會出現以下錯誤訊息：「運算子 ABC（階層式方塊）的輸入 XYZ 必須連接至 O 型運算子，例如 NOP。」原因是因為放置在階層式方塊內的某些 M 型運算子無法直接連接至階層式方塊的輸入連接埠。這僅適用於某些特定的 M 型運算子。您可以透過在階層式方塊的輸入連接埠與 M 型運算子的輸入連接埠之間放置一個 NOP 運算子來解決此問題（在階層式方塊內）。
CXP 的 SDK：對 SISO_GenICam 程式庫的存取不會自動產生，必須由使用者進行程式設計。
若要變更 applet，必須透過韌體燒錄工具 (microDiagnostics) 將 microEnable 5 平台的 applet 載入擷取卡上。
頻寬分析顯示的數值並不精確，僅供參考。請非常謹慎地使用此功能，並在目標硬體上執行額外測試。核心運算情況下的頻寬計算不會將核心尺寸納入考量。
色彩程式庫的運算子應謹慎使用：某些色彩轉換的運作方式可能不符合使用者的預期：
- HSI2RGB 將 HSL 轉換為 RGB，
- RGB2YUV 將 RGB 轉換為 YCbCr，
- XYZ2LAB 根據以下定義使用常數：www.easyrgb.com
運算子 FIRKernelNxM 當參數 EdgeHandling 設為常數、欄數 > 2*Parallelism、核心欄數為偶數且 Parallelism > 1 時，可能會導致處理錯誤。此錯誤可在影像的左邊框監控到，該處在畫面內的核心位置使用了錯誤的像素資料。
運算子 CoefficientBuffer 當框架高度設定為 1 時，無法使用此功能。
核心影像的模擬：模擬影像資料無法從模擬來源傳入與 (0,0) 不同的核心位置。
模擬錯誤發生後，需要重設模擬條件。
將 applet 載入擷取卡期間的初始化階段，觸發運算子可能會在觸發輸出端產生突波。
關於作業系統 Microsoft Windows 8 和 7 32位元/64位元、Microsoft Windows Vista 32位元/64位元以及 Microsoft Windows XP 64位元的重大注意事項：必須且建議將使用者資料夾定義為目標資料夾。或者，也可以使用任何其他具有完整存取權限的資料夾。
DMA 資源索引必須從零開始並連續編號。這將由 DRC 進行檢查。
此運算子 ImageBufferMultiRoiDyn 在輸入影像極小時，可能會導致時序錯誤。
參數函式庫（VisualApplets 專家功能）：當在鏈中使用多個參考運算子時，這些參考在執行期間可能無法正常運作。
此運算子 ImageSequence 可能會導致建置錯誤（時序錯誤）。(2422)
BAYER5x5Linear：在某些情況下，VisualApplets 中此運算子的資源估算（於對話框 FPGA Resource Usage中）可能會與 Xilinx 工具在進行 Place & Route 後所顯示的估算結果有所不同。(6426)
參數的依賴關係 ExSyncPeriod, ExSync2Delay以及 ExSyncExposure 彼此之間的關係定義如下：

FG_LINEPERIODE >= FG_LINETRIGGERDELAY

FG_LINEPERIODE > FG_LINEEXPOSURE

然而，目前可以將 FG_LINEPERIODE 重設為小於 FG_LINETRIGGERDELAY 和 FG_LINEEXPOSURE 的值。（6567）。
若操作員設定為 microEnable IV VD4 上的 px200，則會與某些主機板（例如 ASRock Z77 Extreme4、ASUS ATX Z170-A 或 Gigabyte X79 UD3）發生相容性問題。 RamLUT 是在 px200 上以二進位模式初始化，或是若操作員 CoefficientBuffer 用於 px200。這些主機板會以極高的效能初始化上述運算子，因此傳輸至 px200 的初始化資料可能會遭到損毀。(8045)

針對 RamLUT 運算子：若運算子初始化出現錯誤，請改用其他初始化模式（非二進位模式）。

針對 CoefficientBuffer 運算子：若運算子初始化發生損壞，您需要將該運算子移至 VD4。在此情況下，該運算子無法在 px200 上使用。
當您模擬大於 2 GB 的影像之設計時，VisualApplets 可能會當機。作為因應措施，請使用小於 2 GB 的影像進行模擬，並將您的 VisualApplets 升級至 3.3.2 或更高版本。從 3.3.2 版本開始，VisualApplets 不會再當機，但在使用大於 2 GB 的影像執行模擬時會出現錯誤訊息。(240989)