VisualApplets 3.2.0 的新功能#
JPEG 壓縮（壓縮函式庫功能）#
新的 JPEG 壓縮運算子#
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- microEnable 5 型marathon 影像擷取卡
- microEnable 5 型號ironman 影像擷取卡
圖庫 JPEG 色彩#
- VisualApplets 提供了一個名為 JPEG_Color的新使用者函式庫，可對彩色影像進行 JPEG 壓縮。該函式庫的元件是針對以下硬體平台量身打造的：
- microEnable 5 型marathon 影像擷取卡
- microEnable 5 型號ironman 影像擷取卡
Tcl（專家專題）#
Script Collection#
- VisualApplets 的圖形化使用者介面新增了一個名為「腳本集合」的面板，讓 Tcl 使用者無需離開 VA 圖形化使用者介面，即可管理、設定參數並執行其 Tcl 腳本。
建置流程的新指令#
VisualApplets 的 Tcl 功能整合了四項用於建置流程的新指令：
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Drc: 用於啟動第一級設計規則檢查的指令。 -
Drc2: 用於啟動第二級設計規則檢查的指令。 -
SelectBuildConfiguration: 用於將已儲存的建置設定選為目前建置設定的指令。 -
Build: 用於啟動建置流程的指令。 -
Tcl 指令
GetDesignProperty已進行擴充，現在可以查詢目前載入之設計的檔案路徑。（8518）
鏈路上最大資料吞吐率的顯示#
- 您可以選擇在設計視窗中顯示各鏈路的最大資料吞吐量。可透過工具列上的按鈕開啟或關閉此顯示功能。此顯示功能有助於在設計階段監控及計算各鏈路的頻寬。（另請參閱「變更與錯誤修正／自動頻寬分析」一節。）
階層方塊#
- 您可以選取多個元素，並透過滑鼠點擊，利用新功能「移至層級方塊」，將它們放入層級方塊中。(5128)
- 您可以重新命名階層式方塊的輸入和輸出埠。請使用模組節點的右鍵選單來進行重新命名。(3528)
- 您可以重新排列階層式方塊的輸入與輸出連接埠順序（透過情境式選單中的「將連接埠向上移動」/「將連接埠向下移動」選項）。重新排列連接埠順序不會影響階層式方塊的功能。重新排列後的連接埠仍會與先前相同的內層與外層設計元件連結。
User Library#
- 現在，您可以為使用者函式庫元件配備 GUI 圖示，並為自訂函式庫元件的使用者提供說明文件。(7776)
- 您可以重新命名使用者函式庫元件的輸入與輸出連接埠。請使用模組節點的快顯選單來進行重新命名。(3528)
Library Parameters#
- 若干「參數」庫的運算子現已支援新的「描述」和「單位」屬性。(7857)
- 在受保護的用戶庫元件中，庫參數的運算子不再需要VA Expert或Parameters Library授權。因此，此類模組可分發給未持有VA Expert或Parameters Library授權的客戶。(9244)
Operators#
CLHSSingleCamera#
- 《CLHS 》的攝影師
CLHSSingleCamera功能已擴充，現亦支援 RAW 擷取格式。在 RAW 模式下，來自相機的所有行標記與幀標記皆將被忽略。「RAW」模式用於支援複雜的鏈結結構，且僅在 CLHSSingleCamera 運算子中提供。 - CLHS 攝影師
CLHSSingleCamera現在允許定義第二個可選的輸出埠 標題O 以便進行動態配置。這個新的輸出埠 標題O 提供目前正在處理的視訊封包的標頭資訊。此連接埠以 64 位元寬度的像素形式提供標頭資訊。 - 運算子
CLHSSingleCamera現在已支援複雜的連結結構。
SignalToPixel#
- 運算子
SignalToPixel具有可變數量的輸入埠（每個操作員實例最多 64 個）。
ABS#
- 運算子
ABS現在也支援色彩格式。色彩格式中的每個元件都會被分別處理。(2687)
ModuloCount#
- 運算子
ModuloCount現在在模擬中也支援行長度可變且包含空行的圖像。 - 關於參數
Divisor, 32 位元的限制已解除。
FrameMax#
- 運算子
FrameMax現在也支援行長度可變且包含空行的圖像。(2692) - 操作員的模擬
FrameMax現在在 0D 和 1D 格式（影像協定 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常運作。
FrameMin#
- 運算子
FrameMin現在也支援行長度可變且包含空行的圖像。（2693） - 操作員的模擬
FrameMin現在在 0D 和 1D 格式（影像協定 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常運作。
FrameSum#
- 運算子
FrameSum現在也支援在非空圖像中使用可變行長度及空行。(2694)
RowMax#
- 運算子
RowMax現在也支援在非空圖像中使用可變行長度及空行。(2696) - 操作員的模擬
RowMax現在在 0D 和 1D 格式（影像協定 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常運作。
RowMin#
- 運算子
RowMin現在也支援在非空圖像中使用可變行長度及空行。(2697) - 操作員的模擬
RowMin現在在 0D 和 1D 格式（影像協定 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常運作。
RowSum#
- 運算子
RowSum現在也支援在非空影像中使用可變行長度及空行。(2698)
Histogram#
- 運算子
Histogram現在也支援行長度可變且包含空行的圖片。（3357） - 現在允許圖片的寬度小於最大圖片寬度。(3357)
CameraControl#
- 在 CL 基本模式下，操作員
CameraControl, 埠 B：埠 CC2 和 CC4 的極性已反轉。現在其極性行為與埠 A 相同。(9167)
MergeParallel#
- 此運算子
MergeParallel新增了一個參數MergeMode該參數定義了並行輸入像素在輸出鏈路中的排列方式。(5862)
全新模擬引擎#
- VisualApplets 配備了全新的模擬引擎。此新引擎能極為逼真地呈現資料流，並可模擬受阻的影像資料流。若您偏好使用舊版模擬引擎，亦可選擇停用此新模擬引擎。（請至「系統設定」→「模擬」→「模擬資料流同步」選單中啟用／停用。）
可透過圖形使用者介面（GUI）選擇網表風格#
- 現在您可以直接從 GUI 選取網表生成的樣式。在「設定」→「系統設定」→「全域建置特殊設定」→「合成設計網表的樣式」選單下，您可以將網表樣式從「預設」變更為「最佳化」。 在建構時序關鍵型設計時，請使用「最佳化」模式，以嘗試在建構流程中達成更佳的時序收斂。VisualApplets 將採用另一種命名方案來產生 FPGA 網表，在某些情況下，這有助於Xilinx 工具流程在 FPGA 上產生更佳的邏輯分布。（另請參閱版本說明VisualApplets 3.1.1，標題為「滿足時序約束的建構/新增選項」。） 在較早版本（自VisualApplets 3.1.1 起）中，已可透過環境變數 VA_NETLIST_STYLE 啟用「Optimized」模式。
支援 Ultrascale/Ultrascale+ FPGA#
- 嵌入式VisualApplets (eVA)現已支援採用 Ultrascale 或 Ultrascale+ FPGA 的平台。(8458)