Design Rules Check

設計規則檢查 (DRC) 是 VisualApplets 的基本功能。 設計規則檢查會檢查 VisualApplets 專案是否包含任何設計錯誤。 未通過 DRC 的專案將無法建置,或某些功能會被停用。

作為 Dock 一部分的 DRC 記錄視窗會列出 DRC 的進度和結果。 它顯示有關設計錯誤和資源使用估計的重要資訊。 某些視窗包含一個作為子視窗的 DRC 記錄。 只要在文字上按滑鼠右鍵並在彈出式選單中選取 Save to file,即可將 DRC 記錄儲存至 HTML 檔案中。

VisualApplets 包含兩個層級的設計規則檢查。 即 DRC Level 1 和 DRC Level 2,將在以下章節中詳細說明。

DRC Level 1

DRC Level 1 會檢查專案的完整性。 按一下 Analysis → Design Rules Check Level 1 ( Ctrl+F7 ) or use the icon Design Rules Check Level 1 從 Build 圖示列中按一下 Design Rules Check Level 1 圖示來啟動 DRC Level 1。 除了直接存取之外,其他 VisualApplets 功能(例如模擬、資源估計或建置程序)也會自動啟動 DRC Level 1。 DRC Level 1 會檢查下列項目(包含但不限於):

  • 設計中沒有未開啟的連接埠。

  • 沒有處於衝突狀態的連結。

  • 沒有處於衝突狀態的運算子參數。

  • 不存在裝置資源衝突。

下圖顯示 DRC Level 1 所回報的四個錯誤。 在此範例中,顯示了 CAM、RAM 和 DMA 資源的三個裝置資源衝突,以及 Cam0 和 Cam1 的資源索引衝突。 您只需按一下模組名稱,即可突顯圖表中造成錯誤的模組。 這對於擁有許多圖表視窗的複雜專案非常有用。

DRC Level 1 錯誤

圖 141. DRC Level 1 錯誤


DRC Level 2

DRC Level 2 只能在成功執行 DRC Level 1 後啟動。 不過,透過按一下 Analysis → Design Rules Check Level 2 ( Ctrl+F8 ) or a click on the icon Design Rules Check Level 2 或按一下 Build 圖示列中的 Design Rules Check Level 2 圖示,也會自動啟動 DRC Level 1。 除了直接存取之外,其他 VisualApplets 功能(例如資源估計和建置程序)也會自動啟動 DRC Level 2。 DRC Level 2 會執行低階設計規則檢查並估計所需的 FPGA 資源。